Question

Verilog设计中#，$display,initial为什么不可综合？

Answer 1

所有的电路都是上电以后才开始工作的。而带电以后一般用reset做为电路的初始状态。
＃是延迟。这个是用来模拟器件的延迟作用而引入的。
$display是用于调试打印log file而引入的。
initial是用于测试时对外部输入信号进行初始化而引入的。
综合指的是生成实际的电路，这些东西都是为了仿真而引入存在的，所以他们不可综合。

一般遇到不可综合的语句，以及测试用的语句出现在设计中时需要用
// synopsys translate on
// synopsys translate off
括起来。这样DC在综合的时候才会忽略这些语句

建议你参考一下Verilog标准以及可综合部分的扩展标准

Answer 2

你要知道，这是硬件描述语言，描述的是硬件电路
display是要显示信息，你怎么在硬件描述的时候显示一些信息啊？
initial是初始化，怎么能在开始的时候给一些信号赋予初值，而且立刻撤销？
这都是硬件电路无法实现的

追问

有道理，不过#呢？

追答

你怎么在电路里实现#20这种延迟？你自己想想

Answer 3

这些东西都无法映射到实际电路中的