Question

在verilog中如何将数据放入到ram中去

Answer 1

写一个ram就可以了
module ram(datain,cs,addr,wr,rd,dataout);
output [7:0]dataout;
input [4:0]addr;
input [7:0]datain;
input wr,rd,cs;
reg [7:0]mem[31:0];
reg [7:0]dataout;

always@(*)
begin
if(cs==0)
begin
if(wr)
mem[addr]=datain;
else
dataout='bz;
end
end

always@(*)
begin
if(cs==0)
begin
if(rd)
dataout=mem[addr];
else
dataout='bz;
end
end
endmodule

Answer 2

假定你的ram是8位宽，容量是1K，则：
reg [7:0] ram [1023:0];
$readmemh("data.txt",ram);

追问

你好，我的意思是将多个数据类似于数组的，全部放入到RAM中去，怎么做呢？可以详细一点吗？谢谢

追答

上面的代码就可以实现啊，你的数据放在文本文件data.txt里，仿真时，一次性全部放到ram里面。
如果要写可综合的代码，则根据地址总线进行写操作。