Question

Verilog调用其他module模块，这样改就无法编译通过了？为什么呢

module led_test(clk, led_set, clk_hz);
input clk;
output led_set,clk_hz;
wire clk_hz;
reg led_set;

clk_set clk_out(.clk (clk), .clk_hz (clk_hz));
always @(posedge clk_hz)
begin
led_set <= clk_hz;
end
endmodule
编译通过，改后
module led_test(input clk, output led_set, output clk_hz);
wire clk_hz;
reg led_set;

Answer 1

你的clk_set模块中有没有是输入型的clk_hz，应该在clk_set中把clk_hz定以为输入。你试试因为没看全，也只能这么解释了！