Question

FPGA中，我想用一个IO口，在一个时钟周期内，传送8位数据。请问用VHDL语言的话，应该怎么做呢？

Answer 1

你需要将TXclk倍频 8倍 ，然后一个周期传送一位数据，这样子就可以实现了。如果是并行的，也就是说一次传输8bit的话，那就不用倍频了，这就是为什么并行的速度快，串行出的输出速度慢

Answer 2

一个口一个周期传8个数据，不能。要不8个周期，要不8个口，还有如果你这个周期时间长的话，可以把输出频率提高，就是说你输出的周期和你要求的周期不一样。说的真别扭啊~~~

追问

我要做的是Lvds接口信号，我补充了问题，这是时序图。我怎么想也不能想通。我的时钟频率是100M，如果倍频出现一个700M的频率，每个周期送一个数据，算不算一个100M周期送7位数据呢？想法好像是正确的，就是700M想想就不难过。。。

追答

只能这么干，Lvds接口信号700M算高吗？这有什么难过的~

Answer 3

什么是时钟周期呢？我想你说的100MHz，其实是晶振的输出频率。至于是不是时钟周期当然应该由你通过PLL来设定。因此你完全可以通过分频和计数来完成这一设计。否则，700MHz确实太高了，关键是你怎么检测输出呢。

Answer 4

你只能在8倍时钟下操作、