Question

Verilog在定义reg变量时可以初始化赋值么，比如reg a<=1'b0;

Answer 1

可以是可以，但不能用<=。因为该reg还没有指定时钟。
还有所有的reg最好在复位的时候用<=赋一下初值。理由：假设你正在开发某设备，在上电状态下你按某按钮复位了下，期望这时的状态跟上电时的状态是一样的。

追问

你先说不可以用<=，后面又让我用<=赋一下初始值，是不是应该用=

追答

定义用=. always可选，一般用<=.

Answer 2

可以，verilog2001支持定义的时候直接初始化