Question

VHDL 语言综合时，出现以下的警告，(quartus II 写的)

1、Block or symbol "**" of instance "**" overlaps anther block or symbol
2、inferring latch(es) for signal or variable "**" which holds its previous value in one or more paths through the process
3、signal "**" is read inside the process statement but isn't in the process statement's sensitivity list

不知道这些警告，问题大不大，本人第一次设计FPGA项目，所以有疑问？请大侠帮忙。

Answer 1

第一个没看懂，第二个说**信号或者变量在多个进程中被赋值，一般同一信号或变量在一个进程中赋值的，这可能会影响结果的，你要仿真下，第三个简单，你双击一下错误的提示，然后在显示的那个进程括号中加上**（如果**是被赋值的可以不用加），这个警告不影响结果

Answer 2

第一个貌似是你在原理图模式的时候放symbol时重叠了
第二个是你有信号在有些条件下没有明确赋值，产生了锁存器
第三个是有信号没有放在敏感表中
warning的话要具体看，critical warning要多关注。很多warning都是和时序有关的，确保做好时序分析。

Answer 3

第一个貌似你有元件命名重了