Question

急！！！在QUARTUS II中使用VHDL语言设计分为时、分、秒三个模块的数字钟

三个VHDL程序编译后没有错误，下面是最后的电路图，但在建立波形文件后添加节点时只能找到最下面一个模块的输入输出，在创建工程时工程名和下边那个模块的实体名是一样的，但是分别建了三个VHD文件，是不是和这个有关？那应该怎么解决这个问题？

Answer 1

这个跟三个VHDL文件没有关系。你建立波形文件后需要再次编译，如果没有成功继续编译。还是只有一个模块，你把你总的实现功能，就是用到元件例化的那个vhdl设置为顶层文件试一试，再编译一次。

追问

嗯。。。我详细说明下下，我是一开始就用“时”那个模块的VHD创建的工程，然后又新建VHD文件，就是“分”和“秒”的那段程序，都保存在了一起，而且都分别进行了元件例化，在绘制电路图时分别添加然后连接成的，这几步都进行了编译，也产生了功能仿真网表，但就是在波形文件里添加节点时候出错了