用verilog写的程序，有两个模块，输出都连接到一个ram的输入端。这样会不会综合过不去，报多源呢
一个模块是要从信道接收数据然后初始化ram，另一个要把ram的数据读出来，计算完后再写进去。也就是这两个模块要先后往ram写数据，如果这两个模块的输出跟ram的输入，这3...
一个模块是要从信道接收数据然后初始化ram，另一个要把ram的数据读出来，计算完后再写进去。也就是这两个模块要先后往ram写数据，如果这两个模块的输出跟ram的输入，这3个连一起，会不会报多源呢
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直连肯定不行，需要自己写仲裁模块
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