Question

在VHDL中,如何描述时钟信号上升沿和下降沿?

Answer 1

上升沿：
process(i)
begin
if(i'event and i = '1') then
DO SOMETHING；
end if；
end process;
下降沿：i = '0'

Answer 2

你这个功能语句逻辑是不对的，CE只有两种状态，所以上面的语句是无效语句。
请尝试比较语句，对时钟周期信号（当然要确定该时钟信号非系统时基，一般也不会是系统时基进行实时取样，半个周期前后的状态进行比较，若相等，则不操作；否则，对信号操作，此为电平跳变触发。

Answer 3

rising_edge(时钟)
falling_edge（时钟）