Question

vhdl 语法疑问: 时钟clk的上升沿和下降沿时候,rdy信号为'1'

if rising_edge(clk) or falling_edge(clk) then
rdy <='1';
end if;

除了这种写法还有哪一种?

Answer 1

if clk'event then
rdy<='1';
end if;
时钟变动的时候rdy为1