20M时钟如何转换为16M时钟，用的是verilog编程，在FPGA中，有人指点说用锁相环，但具体如何用不清楚，
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Quartus 里面可以实现：
I/O里面 ALTPLL 生成一个分频模块，将输入时钟设为20M，输出时钟设为16M
其他设置，看具体选项，生成一个verilog文件，到时候调用模块即可。
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