Question

verilog 随便一个信号都能当时钟信号吗?

module SRAM (
//INPUT
sram_clk_i,
sram_reop_i, //Éϲã¶Á²Ù×÷½áÊøÐźÅ
//OUTPUT
);
input sram_clk_i;
output sram_reop_i;
然后直接就可以写下面的？
always @(posedge sram_clk_i)
为啥随便定义一个变量就可以当时钟啊？还有这个文档的注释为啥在modelsim里变成乱码，，有人知道吗？感激不尽！

Answer 1

时钟与定义的变量名称没有关系，关键是在测试文件里产生出时钟信号，叫什么都可以，至于乱码，如果注释里用的是中文就会产生乱码