Question

verilog reg类型有高阻态吗

inout不允许声明为reg类型，换言之在always块内无法对inout块赋值，我现在是用一个新的reg来做中间值，在always块外部用assign再赋值过去。
1.reg可以被赋值为高阻态z吗？
2.vhdl中inout是可以在process中赋值的，为什么两个语言有不同的限制？

Answer 1

一般verilog的高阻，是用wire的方式再assign一级得到的。
reg r;
inout io;
assign io = vld ? r : 1'bz;
同时io还可以作为输入直接用。
vhdl和log肯定有不太一样的地方，但是大体功能差别不大，都是表述硬件的语言。

追问

理解了，那是否问题1是不可以的？
vld是？

追答

不可以的

vld是“输出有效”。