Question

大家帮我看看这个FPGA分频程序吧，为什么Modelsim仿真时输出信号是红线.

这是Quartus程序
module div(mclk,reset,clk);
input mclk;
input reset;
output clk;
reg [9:0]count;
always@(posedge mclk)
if(!reset)
count<=count+1'b1;
wire clk=count[9];
endmodule

下面是Modelsim的Testbench程序
`timescale 1ns/1ns
module tb_div;
reg mclk;
reg reset;
wire clk;
div DUT(.mclk(mclk),.clk(clk),.reset(reset));
initial
begin
mclk=0;
reset=0;
forever
#2 mclk=~mclk;
end
endmodule

Answer 1

count要初始化，给个初值。
综合后下到板子是没有问题的，上电的时候会默认清零。仿真的时候就需要初始化了，不然你让仿真器从什么值开始加啊？

追问

谢谢指导啊。初始化是不是直接在always@(posedge mclk)前面加上 count=10'b0 就可以啊？小菜鸟~~

追答

一般都是用复位信号进行初始化，格式像这样
always @(posedge mclk or negedge rst_n)
begin
if(!rst_n)
count <= 0;

else
···
end
rst_n是低电平有效的复位信号，综合出来的电路图里rst_n就是触发器的清零信号
在仿真中也可以用initial语句进行初始化

在testbench里一般在开头模拟出rst_n按下的状态
initial
begin
rst_n = 0;
#100
rst_n = 1'b1;
end