Question

我写了个简单的Verilog与门程序，出现了这样的波形。请问是什么原因？

module And_or(a,b,c); input a,b;
output c;
assign c = a & b;
endmodule

Answer 1

程序和波形都正确。你现在做的是时序仿真，所以输出c出现了较大的延时。
1.) 你可以选择功能仿真，这样验证程序的正确性；
2.) 时序仿真的时候, 它是真实的电信号传输而不再是纯逻辑的。一定要考虑信号的真实周期，传输时间，而不是随意定个譬如20G的时钟，1fs的上升沿等。总之要据你所知，尽量真实。

追问

那为什么功能仿真和时序仿真有这样的区别呢？

追答

功能仿真的目的就是现行验证逻辑的正确性，是脱离器件、没有时间观念的理想状态。
时序仿真的目的是针对当前选定器件，经具体布线(线延时、门延时)后，其电平变化是否预期的符合逻辑要求。

Answer 2

缺东西，C的格式。加个wire c；

追问

在Verilog程序模块中输入输出信号类型不是默认自定义为wire型码？

追答

程序和波形都正确。你现在做的是时序仿真，所以输出c出现了较大的延时。
1.) 你可以选择功能仿真，这样验证程序的正确性；
2.) 时序仿真的时候, 它是真实的电信号传输而不再是纯逻辑的。一定要考虑信号的真实周期，传输时间，而不是随意定个譬如20G的时钟，1fs的上升沿等。总之要据你所知，尽量真实。

这位兄弟说的对，你这是时序仿真！~没注意看