Question

verilog hdl定义一个内存reg[7:0] mem[10:0] 对于其中的一个内存单元mem[4]可以在两个always内赋值吗？

verilog hdl定义一个内存reg[7:0] mem[10:0] 对于其中的一个内存单元mem[4]可以在两个always内赋值吗？
例如：
always @(posedge clk1)
begin
mem[4]=1;
end
always @(posedge clk2)
begin
mem[4]=3;
end

Answer 1

不能，
如果仅仅是用于仿真，两个always块里同时赋值同一个reg参数，仿真器可能不会报error。

但是在硬件实现上会产生冲突，综合器是肯定会报错。所以基于可综合风格的要求，一个reg变量只能在一个always块里被赋值。

Answer 2

如果clk1和clk2的posedge沿同时到来，那么mem[4]的值是什么呢？

建议：1. 在写语句的时候，多想一下所写的电路是怎样的
2. 对于时序电路，考虑一下波形如何，自己在草稿纸上画画
初学的话，不一定非得知道何谓对何谓不对；而是想想如果是这样写，那么结果会怎样
很乐意跟你探讨！

Answer 3

四处碰壁四处借钱

店周围跑来跑去找到

不明白问你，祝你学习和进步到一个新的水平！ （* ^ __ ^ *）

Answer 4

clk1和clk2是什么状况

Answer 5

两个时钟不冲突的话为何不可？？