Question

谁懂VerilogHDL语句，帮我看看这程序错在哪了，怎么编译的时候老说我有错误呢

module newzc(in1,in2,in3,ina,inb,inc,out1);
input[7..0] in1,in2,in3,ina,inb,inc;
output[7..0] out1;
always @(in1,in2,in3,ina,inb,inc)
begin
if(in1>in2&in3>in2) begin out1=inb;end
else if(in2>in1&in3>in1) begin out1=ina;end
else begin out1=inc;end
end
endmodule

Answer 1

module newzc(in1,in2,in3,ina,inb,inc,out1);
input[7..0] in1,in2,in3,ina,inb,inc; //改为：input[7:0] in1,in2,in3,ina,inb,inc;
output[7..0] out1; //改为output[7:0] out1;
always @(in1,in2,in3,ina,inb,inc)
begin
if(in1>in2&in3>in2) begin out1=inb;end //改为（（in1>in2） & （in3>in2））
else if(in2>in1&in3>in1) begin out1=ina;end //改为( （in2>in1） & （in3>in1）)
else begin out1=inc;end
end
endmodule

追问

帮助很有用 ，问题已解决，如果我加上一句reg[7:0] out1;，对结果有什么影响吗

追答

没有影响，而且最好是要添加的，因为out1是寄存器类型的