Question

verilog里面 >=是什么意思？与<=相比呢？

Answer 1

你圈起来的那个地方>=是大于等于，用来判断的，其他的<=是表示赋值的，
楼上说的是正确的“>=”、"<=" 用在判断里是表判断的，其他语句是赋值的，Verilog赋值语句有阻塞和非阻塞之分，具体哪种情况用什么可以百度一下

Answer 2

大于等于

判断的时候是小于等于，其他的时候是赋值

Answer 3

>= 就是大于等于的意思啊，<=就是小于等于