Question

vivado编译错误，使用Verilog

vivado编译的时候提示如下warning，然后编译失败

[filemgmt 20-1763] Vivado Synthesis ignores library specification for Verilog or SystemVerilog files. [F:/VIVADO_projrcts/project_1/project_1.srcs/sources_1/new/project__1.v]

使用版本vivado2014.2，系统win10，代码如下：
module project__1( x, y, f,en);
input [3:0] x;
input [3:0] y;
output reg [3:0] f;
input en;

always @ (*)
begin
if(en==0)
f=x;
else
f=y;
end
endmodule
求解释这个warning是什么意思，同样的代码在别的机器跑就通过了，语言是Verilog

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Answer 1

这个不是警告吗？谈不上编译错误。看上去就是一个提示而已。