Question

FPGA verilog 在综合时怎样使语句只运行一次，就像C语言中的初始化只运行一次，谢谢

Answer 1

assign Flag = (Count <= xxxx) ? 1 : 0 ;

always @ (posedge Clk or negedge RSTn) 
begin
    if(~RSTn) 
        Count <= 0 ;
    else if(Count <= xxxxx) 
        Count <= Count + 1 ;
    else
        Count <= Count ;
end 

always @ (posedge Clk or negedge RSTn) 
begin
    if(~RSTn) 
        /*code*/
    else if(Flag == 1) 
        /*code*/
end

在flag等于1的时候,去操作