Question

verilog的module中怎样循环调用另外几个module?

我现在再用verilog编写一个DES加密的程序，其中实现加密需要重复调用两个module,请问有什么方法在module里实现循环调用其他module吗？谢谢

Answer 1

module topmod();
...
submod1 u1(...); //这里就是调用子模块
submod2 u2(...);
endmodule

module submod1(...)
...
endmodule

module submod2(...)
...
endmodule

上述所有放主程序topmod.v里即可。子程序也可以拆分出去，分别命名为submod1.v, submod2.v。

Answer 2

模块和模块之间的调用，简单的认为就是模块之间端口的匹配连接，要调用两次，就直接例化两次调用的模块，并与当前模块进行接口匹配连接就行了

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从事音频设备开发好多年——VX：xuquanfugui-2020

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追问

是要重复调用很多次不止两次，请问有什么方法吗？

追答

这个估计没有什么好的办法，因为你多次调用也就是多次例化，同一个模块中例化名要不一样。如果你找到了这个多次调用的方法，还望帮哥们普及一下。（^o^）

Answer 3

模块之间调用不靠谱吧，反正我是没有用过，因为不同的模块之间是并行执行的，过程块才是顺序执行。你如果是想写出能像C函数一样可调用的，你可以试下把其它模块写成任务啊；任务（task）可以在always块中调用而达到循环调用，

Answer 4

试试状态机

追问

能具体一点吗？

追答

简单点可以 例化一次，加上复位使能信号，每调用一次，使能复位一次