verilog代码多模块设计如何modelsim仿真 5
我的设计是一个两个模块的设计，就是在主程序中调用另一个模块，我想用modelsim把他们联合起来仿真，就是不行，比如说在一段程序中使用了pll锁相环，也不能仿真，说没有定...
我的设计是一个两个模块的设计，就是在主程序中调用另一个模块，我想用modelsim把他们联合起来仿真，就是不行，比如说在一段程序中使用了pll锁相环，也不能仿真，说没有定义pll，怎么回事，还有ram也一样，
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pll，ram，都要把.v文件加入modelsim，或者在主程序里面include并例化。
另外altsyncram貌似是从altera的FPGA中生成的，所以必须加入tb_altera_mf.v文件才行。
另外altsyncram貌似是从altera的FPGA中生成的，所以必须加入tb_altera_mf.v文件才行。
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