FPGA仿真中怎么调用模块的内部信号
我使用的是verlog语言。在编写激励信号时，我想产生一个与二级模块内部的信号相关的信号simsig。比如我的顶层模块是TOP，二层模块是subtop,我想用的信号sig...
我使用的是verlog语言。在编写激励信号时，我想产生一个与二级模块内部的信号相关的信号simsig。比如我的顶层模块是TOP，二层模块是subtop,我想用的信号sig 时subtop中定义的一个reg或wire变量，这个变量没在subtop模块的接口上。我想要的效果是当sig=1时,激励信号simsig=1，当sig=0时，simsig=0,以此产生一个信号。本来我想用wait，但是不知道该怎么使用，当直接用wait(sig==1)时，报错说sig这个变量没有定义。回答的好可以再加分数表示感谢。
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对于不在当前层次中的信号，必须指定路径。
比如top里面例化了子模块subtop
subtop subtop1
subtop.subtop2
要引用subtop1中的sig
应当写做wait(subtop1.sig == 1)
注意 层次路径中写的是label 而不是module名
比如top里面例化了子模块subtop
subtop subtop1
subtop.subtop2
要引用subtop1中的sig
应当写做wait(subtop1.sig == 1)
注意 层次路径中写的是label 而不是module名
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