Question

紧急求救！！VHDL语言中电子钟设计里clk0<=clk and (not mincor);的作用是什么？

电子钟显示有毫秒，秒，分，时，年月日分计数器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mincounter isport(clk:in std_logic; mincor:in std_logic; qh,ql:buffer std_logic_vector(3 downto 0); cpout:out std_logic ); end mincounter; architecture behave of mincounter is signal clk0:std_logic; begin clk0<=clk and (not mincor); cpout<='0' when (qh="0101" and ql="1001") else '1'; process(clk0) begin if (clk0'event and clk0='1') then if ql="1001" then ql<="0000"; if qh="0101" then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process;end behave;

Answer 1

clk0<=clk and (not mincor);
clk0是一个门控时钟，在输入信号mincor=‘0’的时间段内，clk0信号是与clk同频率同相位的时钟振荡信号，而在输入信号mincor=‘1’的时间段内，clk0=‘0’，无时钟信号产生。

Answer 2

把CLK和（非mincor）的逻辑与的结果给clk0
mincor 类似一个开关键
当mincor=0时，process(clk0)运行
当mincor=1时，process(clk0)不运行。