Question

您好，刚开始接触verilog 请问,是不是reg型信号必须在always块中，而always块的输出可以不是reg型数据

Answer 1

reg是寄存器，特点是输出只在时钟边沿时变化。所以必须在always语句内才能赋值。
wire类型是组合逻辑，类似于一些与非、异或门电路，可以在任何地方改变赋值，包括always块内

Answer 2

1. 印象中always块内被赋值的只能是reg型信号。虽然在电平敏感情况下综合出来的器件大都不是触发器。这是verilog的一种语法规则，物理的触发器和程序中的reg有一定区别。

2. reg型信号可以在程序中的任何地方被引用，不限于always块内。

Answer 3

always块中的输入可以是wire型，也可以是reg型，输出必须是reg型。