Question

用QuartusII做FPGA开发，怎么把很多工程最后放到一个工程里去编译，合成一个大工程

在用用QuartusII做FPGA开发，很多人做一个项目，每个人都有自己的工程，最后怎么把大家的工程放在一起去编译呢？怎么去调试啊？初学者，求详细的操作。。。。

Answer 1

如果大家各自模块调试都没问题的话，那就把所有模块生成块，然后直接连线就行了

追问

大家都是自己的工程，怎么生成模块呢？我觉得你说这个方法简单，因为这样直接连接口就好了，怎么具体操作呢？

追答

生成块应该懂吧，这个不懂有点说不过去了，生成块之后然后就是导入块了，应该操作很简单的啊

Answer 2

复制工程下的VHDL等文件到大工程下，然后在大工程里添加进来。

追问

你的意思是，我把所有的工程里.v的文件放到一个文件夹里，然后再建一个新的工程，把这个文件夹添加进去编译？

追答

要看你这个工程到底用了哪些模块。有的是用vhdl或者verilog语言编写，封装成的模块，有的是调用IP核或者软件自带的元器件库，都可以复制到一个工程里，重新连接模块。

Answer 3

将所有.vhd或.v文件合成一个顶层top.v，然后对top进行编译即可。

追问

怎么合成呢？

追答

按照你每个工程（模块）的连接关系啊，模块之间总是用线连的吧，你在top中连好就行了。