verilog与 vhdl 混合使用的问题
我也遇到了和你一样的问题，请问这个混合使用的问题你解决了么？据说Quartus是支持混用的，ISE好像不支持。我是这么想的，把veriog代码变成IP核，然后给VHDL调...
我也遇到了和你一样的问题，请问这个混合使用的问题你解决了么？据说Quartus是支持混用的，ISE好像不支持。我是这么想的，把veriog代码变成IP核，然后给VHDL调用，但是现在找不到如何把自己写的verilog代码变为IP核，如果你问题解决了，能不能给我点提示呢，非常感谢！我的邮箱chummu1981@hotmail.com
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应该是不行的，他们的语言代码和内部包含文件有所不同。 我觉得你可以把Verilog语言和vhdl写的分别生成各自的元器件，这两个器件的连接混用应该是可以的。
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