求一个基于modelsim软件上的用verilog语言设计的数字时钟程序设计代码和测试代码！！！急急急！！！ 100
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你的clk 时钟频率是多少得说啊。就是两个60进制寄存器，按照时钟频率和秒的关系进行自增 进位，很简单的。不明白的话可以详细问。
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