Question

Quartus II编译时出现错误

以下为错误提示
Error (170143): Final fitting attempt was unsuccessful
Info (170138): Failed to route the following 2 signal(s)
Info (170139): Signal "pll1:inst1|altpll:altpll_component|pll1_altpll:auto_generated|wire_pll1_clk[0]~clkctrl"
Info (170139): Signal "pll1:inst1|altpll:altpll_component|pll1_altpll:auto_generated|wire_pll1_clk[2]~clkctrl"
Info (170140): Cannot fit design in device -- following 2 routing resource(s) needed by more than one signal during the last fitting attempt
Info (170141): Routing resource M9K Block interconnect (X15_Y1, I33)
Info (170141): Routing resource M9K Block interconnect (X15_Y1, I34)
Error (171000): Can't fit design in device
Error: Quartus II 64-Bit Fitter was unsuccessful. 2 errors, 13 warnings
Error: Peak virtual memory: 1017 megabytes
Error: Processing ended: Tue Dec 08 10:53:20 2015
Error: Elapsed time: 00:00:21
Error: Total CPU time (on all processors): 00:00:19
Error (293001): Quartus II Full Compilation was unsuccessful. 4 errors, 13 warnings
没有程序，只有电路图，自己创建的模块都是CYCIII型的





Answer 1

第一条是没有找到所需要的初始化文件或者已经编译生成的hex文件，如果有其他编译软件的话，请在编译时，生成hex文件前打钩
第二条也许是always的敏感变量出现问题，没有给出程序一时无法解决
一共两条错误，后面的是warning，可以不予理睬

Answer 2

一个是时序约束，另一个就是逻辑锁定。时序约束是按照你的时序要求去布局布线。而逻辑锁定则是指设计者将某个模块或者某个网络指定在器件的某个位置。尽管有时序约束，但综合器也不能保证每次都能达到要求；而只有当逻辑锁定后，它能保证被锁定的模块在下一次综合不被改变。

事出有因，之前加进来的一个SPI模块，一开始是正常的，后来陆续在设计中加了一些模块，综合后，居然发现SPI模块工作不正常，奇怪的是，在我备份的几个版本中，有几个正常，有几个又不正常，而在这个过程中SPI模块从未被修改过。我想一定是综合器在捣鬼，后来我在SPI正常的版本上查看chip
planner中spi的布局信息，然后将其逻辑锁定，再添加新的模块进来，结果发现，SPI果然没有受到影响。

Answer 3

URG 紧急指针
ACK 确认序号有效
PSH 接收方应该尽快将此报文段交给应用层
RST 重建连接
SYN 同步序号发起一个链接
FIN 发送端完成发送任务。

Answer 4

时钟CLK0输入给pll1了，就不要再输出给其他模块了。
其他模块的时钟用pll1的c0代替。

追问

pll1的c0是六分频啊，我重新创建了两个输入，分别给cn10b和ram0作为时钟输入，还是一样的错误