Question

为什么在用modelsim仿真时候，能成功进行时序（rtl）仿真，功能仿真就出现#error loading design错误

有个词更正下，rtl改成gate level，不好意思

Answer 1

步骤：1.仿真时，找到工具栏"Layout"

1.1选择”No design"

2.查看底下“Transcript”信息栏

2.1分析可以帮助解决

例如：# Loading work.LED_array
# ** Error: (vsim-3037) C:/Users/Bernard/Desktop/09/fan.v(156): Missing instance name in instantiation of 'LED'.
#    Time: 0 ps  Iteration: 0  Instance: /fan_tb/T File: C:/Users/Bernard/Desktop/09/fan.v
# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./fan_run_msim_rtl_verilog.do PAUSED at line 17

看我的加粗行，意思是LED这个module没有实例化，我找到目标代码。加粗为修改地方

LED u4(.clk_system(clk_system),.rst(rst_n),.light(light),.btn(btn_pulse[0]));

我被这个问题坑了好久，希望能帮到你

Answer 2

终于找到遇到一样问题的人了，兄弟，解决了没，求指导

Answer 3

是的，没有testbench不能进行仿真，testbench相当于给激励，没有激励那就工作不起来看不到输出

追问

额，感觉不是在回答我的问题，=.= 。我写了testbench的，但只能进行时序仿真，不能进行功能仿真，一功能仿真就出现
error loading design