Question

Error (10228): Verilog HDL error at top.v(1): module "top" cannot be declared more than once

Answer 1

可能是你出现了一个多的文件比如top_bb.v
只要删除一个就好了
我也遇到这个问题
可以详见华清远见的FPGA应用开发入门那本书　希望对你有用

Answer 2

Endmodule这里错了啊
verilog是严格区分大小写的
所以编译器不认识Endmodule
只需要改成endmodule就OK了啊～

Answer 3

貌似
叫top
的module
被命名了不知一次
再看看别人怎么说的。