verilog中有a和b，双方都会因为对方的改变而改变，一个是wire，一个是reg，如何实现？
1个回答
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你这个问题中必有回路，数字系统中的回路必然要有时钟驱动，也就是你所说的reg做阻隔，实在不知道你的
因为对方的改变而改变
这句话的意思。不过就这样一段代码是可以实现你的要求的
wire a;
reg b;
assign a <= b+c;
always @(posedge clk) begin
b <= a + 1'b1;
end
因为对方的改变而改变
这句话的意思。不过就这样一段代码是可以实现你的要求的
wire a;
reg b;
assign a <= b+c;
always @(posedge clk) begin
b <= a + 1'b1;
end
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追问
字数超过限制，我用图片代替下：
追答
两个always中对一个flag赋值是不允许的啊！！！
要么你就写成
always @(posedge clk or reset) begin //如果你死活不想用时序电路就用 always @*
if (reset) begin
flag <= 1'b0;
end
else begin
flag <= wire_for_flag;
end
end
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意法半导体(中国)投资有限公司
2023-06-12 广告
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