在Quartus中编译Verilog程序中出现这样的报错怎样处理啊
Error(10773):VerilogHDLerroratdata_sort.v(10):declaringmoduleportsorfunctionarguments...
Error (10773): Verilog HDL error at data_sort.v(10): declaring module ports or function arguments with unpacked array types requires SystemVerilog extensions
望各位高手不吝赐教
module data_sort(clk,
rst,
din,
dout
);
input clk;
input rst;
input [7:0] din;
output [7:0] dout;
wire clk;
wire rst;
wire [7:0] din;
reg [7:0] dout;
reg [7:0] data;
reg temp1;
reg temp2;
integer i;
always@(clk or din)
begin
for(i=0;i<7;i=i+1)
if(din[i]<din[i==i+1])
begin
temp1=din[i];
temp2=din[i+1];
data[i]=temp2;
data[i+1]=temp1;
end
end
always@(posedge clk or negedge rst)
begin
if(!rst)
for(i=0;i<8;i=i+1)
dout[i]=0;
else
for(i=0;i<8;i=i+1)
dout[i]=data[i];
end
endmodule
刚学这个有好多不懂 多多指教哈 这是个排序的设计 帮我改改
谢谢了 展开
望各位高手不吝赐教
module data_sort(clk,
rst,
din,
dout
);
input clk;
input rst;
input [7:0] din;
output [7:0] dout;
wire clk;
wire rst;
wire [7:0] din;
reg [7:0] dout;
reg [7:0] data;
reg temp1;
reg temp2;
integer i;
always@(clk or din)
begin
for(i=0;i<7;i=i+1)
if(din[i]<din[i==i+1])
begin
temp1=din[i];
temp2=din[i+1];
data[i]=temp2;
data[i+1]=temp1;
end
end
always@(posedge clk or negedge rst)
begin
if(!rst)
for(i=0;i<8;i=i+1)
dout[i]=0;
else
for(i=0;i<8;i=i+1)
dout[i]=data[i];
end
endmodule
刚学这个有好多不懂 多多指教哈 这是个排序的设计 帮我改改
谢谢了 展开
3个回答
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编译没有什么问题，是你软件的问题！在就是程序的时候一般不对输入变量进行类型说明，都采用默认类型！最好重新找一个软件试试，如果有问题再探讨！
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威孚半导体技术
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威孚（苏州）半导体技术有限公司是一家专注生产、研发、销售晶圆传输设备整机模块（EFEM/SORTER）及核心零部件的高科技半导体公司。公司核心团队均拥有多年半导体行业从业经验，其中技术团队成员博士、硕士学历占比80%以上，依托丰富的软件底层...
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应该是端口定义出错，做好把代码贴上来。
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" if(din[i]<din[i==i+1]) " //是何意啊?
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