Question

verilog语言中reg类型直接赋值会有什么风险？

如下语句，reg直接赋值高阻会有什么风险？可以这样使用吗？请高手来详细解答，谢谢！
reg dua_r；
always @(posedge clk or negedge rst)
begin
if (!rst)
dua_r<=#1 1'bz;
else if(addr==8‘h66 && r_w==1'b0 && cs==0)
dua_r<= #1 data_in[0];
else
dua_r<=#1 dua_r;
end

Answer 1

内部（非IO）reg一般不能直接赋值高阻，芯片内部（包括FPGA）内部一般没有高阻电路，也不需要。

在IO管脚，这个REG必须绑定到一个三态管脚上，OD输出或其他属性的管脚，这样应该就可以了。

如果不是三态管脚，而赋值高阻，这个工具会报错的吧？没试过。

Answer 2

reg直接赋值高阻,应该不是RTL