Question

verilog reg 数组类型赋值后，仿真总是高阻

module inst(pc,clk);
input clk;
input pc;

reg [1:0] res [1:0];

always @(posedge clk)begin
res[0]<=2'b00;
res[1]<=2'b01;
res[2]<=2'b11;
res[3]<=2'b10;
end
endmodule

module tset;

reg clk;
reg pc;
inst i1(pc,clk);
wire [1:0] res [1:0];

always begin
clk=1;
#1;
clk=0;
#1;
end

initial begin
pc=0;
#10;
pc=1;
#10;
pc=0;
end
endmodule
下面是testbench，结果中的res是高阻

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Answer 1

查看的信号线有误。
解决方法：
1、查看inst模块下的res信号值。
2、将Inst模块中res作为该模块输出连接到tset模块的res信号。
PS：test有拼写错误