Question

verilog中always @（posedge clk or negedge rst）begin if（！rst）......中可以不写negedge rst吗

几乎每个程序都是写成这样，但是rst就一定有下降沿吗，如果上电就是0，后面为1，就没有下降沿啊

Answer 1

可以不写negedge rst，如果敏感列表中不写的话，就是同步复位。而且敏感列表中复位信号也不一定非要下降压触发，上升沿触发posedge rst都可以。是上升沿触发还是下降沿触发复位要看具体设计，同步还是异步。复位要看你怎么设计复位电路。

追问

哦，是这样啊，那这么说几乎所有的程序都是异步复位了。
还请问一下，异步复位相对与同步复位有什么好处，为什么绝大部分的程序都是异步复位啊，我感觉它们应该是一样的啊

追答

两者各有优缺点，异步复位的优点：1.大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。2.设计相对简单。3.异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。你可以百度搜索异步复位和同步复位，上面各自的优缺点很清楚给你个网址：http://wenku.baidu.com/link?url=rGZ0vyLz4bUMKSmQhRSBDSEIa2546em6ZErKgwCkgqis-NImhlbyYAqjfaa95gjYyvQf15yiPCR2gRUiVE_78SnFXQXgwn3av8dRgTIFojy