Question

这个Verilog半加器描述中，为什么两个输出so,co出现在了always语句的敏感信号列表里，

这个Verilog半加器描述中，为什么两个输出so,co出现在了always语句的敏感信号列表里，去掉不行吗?

Answer 1

1、去掉也可以，不会影响功能。
2、这卷子谁写的，语法不规范，写的还有错误。

追问

请问哪儿错了，这是教材上的 。

追答

case这样写功能是出不来的，你可以用modelsim仿真看下。case下面一定要标明位数，如2'b0。还有规范的写法，so最好跟ao一样写。