maxplus2编译Verilog出错了，求教大神帮忙。
Erro:Line1:Filec:\max2work\yiweiqi.v:VerilogHDLsyntaxerro:Library<-程序开端Libraryieee;us...
Erro: Line 1:File c:\max2work\yiweiqi.v:Verilog HDL syntax erro:Library<-
程序开端
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
谁解释一下下啊？？？ 展开
程序开端
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
谁解释一下下啊？？？ 展开
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这是VHDL的开端头文件，声明库用的，但是Verilog没有
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2024-08-19 广告
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