Question

这段verilog代码为什么cache里面赋不了值，在modelsim里面是红线，难道因为是input就不能给其他赋值了吗

module ins_cache(reset,addr,insmem0,insmem1,insmem2,insmem3,ins,hit);input [15:0] addr;input [31:0] insmem0;input [31:0] insmem1;input [31:0] insmem2;input [31:0] insmem3;input reset;output hit;output [31:0] ins;reg hit;reg [31:0] ins;reg count='b0;reg [47:0] cache0,cache1,cache2,cache3,cache4,cache5,cache6,cache7;。。。。。。 cache4={addr,insmem0}; cache5={addr+1,insmem1}; cache6={addr+2,insmem2}; cache7={addr+3,insmem3};。。。。。。

Answer 1

cache都是reg类型的，reg类型的都要驱动才能赋值，你用wire试试，前面加assign 如assign cache4={addr,insmem0};

Answer 2

你这程序粘贴成这样完全看不清楚啊

Answer 3

大括号是拼接语句，你在里面运算啥呢？你以为他会先运算再拼接吗？