verilog编程，子模块程序都有了，但需要编写其他顶层模块，出来仿真结果。跪求帮助。弄好了给200帮助费。
verilog编程，子模块程序都有了，但需要编写其他顶层模块，出来仿真结果。跪求帮助。弄好了给200RMB帮助费。跪求帮忙~~...
verilog编程，子模块程序都有了，但需要编写其他顶层模块，出来仿真结果。跪求帮助。弄好了给200RMB帮助费。跪求帮忙~~
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如果你是做综合的话，就用input,output引出来；
如果你是做仿真，是可以直接调用，用实例名，一级一级连起来，就像文件夹的路径一样。
如:u_top.u_sub_mod.sub_reg。
但用这种方法要注意multi-dirver。
如果你是做仿真，是可以直接调用，用实例名，一级一级连起来，就像文件夹的路径一样。
如:u_top.u_sub_mod.sub_reg。
但用这种方法要注意multi-dirver。
追问
可以帮忙写吗？/(ㄒoㄒ)/~~
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