Question

verilog在同一模块下能不能把一个always块产生的计数信号当作下一always块的时钟信号

verilog在同一模块下能不能把一个always块产生的计数信号当作下一always块的时钟信号像图片这样

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Answer 1

可以。

追问

但是不能做下一个模块的时钟是吧？

这个计数信号应该比时钟信号延后一点点 不会对这个always块有影响吗

追答

你对初始状态有要求吗?没有的话这个延迟有什么关系呢？

追问

那用计数器信号做时钟的always块输出也会跟着有延迟，感觉有点像异步信号那样，后面再用到这样的输出，不会出现毛刺吗？初学几周…见谅～

追答

一般的设计都用一个统一的时钟，尽量不要用门时钟，这样就不会有毛刺。

追问

嗯 好的 谢谢啦