Question

Verilog HDL程序怎样转换成电路图

Answer 1

先将所写的VerilogHDl程序用Quartus II 综合下，
在综合结束后，设计者经常会希望看到综合后的原理图，以分析综合结果是否与所设想中的设计一致，这样就会用到RTL Viewer和Technology Map Viewer这两个工具。

1．RTL Viewer：

1.1打开方法：Tools---Netlist---RTL Viewer

注意：在这之前必须已经执行过综合或全编译。

1.2列表项含义：

[Instances]，即实例，是指设计中能扩展为低层次的模块或实例。

[Primitives],即原语，是指不能被扩展为低层次的底层节点。用Quartus II自带综合器综合时，它包含的是寄存器和逻辑门；而用第三方综合工具综合时，它包含的是逻辑单元。

[Pin],即引脚，是当前层次的I/O端口。

[Nets],即网线，是连接节点（包括实例、源语和引脚）的网线。

1.3放大与缩小视图：

[Fit in Window]:视图适应当前窗口大小，空白处右键，选Zoom---Fit in Window。快捷键键：ctrl+W;

[Fit Selection in Window]:放大当前选择到适应窗口，空白处右键，选Zoom---Fit Selection in Window。快捷键键：ctrl+shift+W;

1.4过滤原理图：

选中任意一节点，右键---Filter，选项如下：

[Sources]，即源，指过滤出所选节点或端口的源端逻辑；

[Destinations],即目标，……目标端口；

[Sources&Destinations]，即源和目标，……源和目标的集合。

[Selected Nodes&Nets],所选结点和网线，过滤出已经选择的节点和网线。

[Between Selected Nodes]所选节点之间，……两个节点之间的逻辑。

注意：在过滤后可以单击工程区左侧工具栏 按钮，回到过滤前的原理图，或者单击左侧列表项，查看其他层次的原理图。

1.4打开不同层次的模板：

双击所选模块可以进入下一层次（或空白处右键---Hierarchy Down），单击工程区左侧工具栏 按钮回到上一层次(或空白处右键---Hierarchy Up)。

1.5定位到其他工具：

右键---Locate，在子菜单中的分别有定位与各种工具的选项，选中后当前所选项就会定位到所选工具中。

1.6查找节点或网线：

空白处右键---Find（快捷键：ctrl+F），查找对话框中的具体选项不做详述（P296）。

1.7设置原理图分页：

Tools---Options，然后点Category的Rtl/Technology Map Viewer项，

[Nodes per page]:设置每面多少个节点；

[Ports per page]:……端口或引脚数；

如果RTL/Technology Map Viewer当前面超过了所设定的值，就会自动分成一个新的页面。可按 进入下一页面，按 回到上一页面。还可以单击原理图空白区，选择[go to]命令，填入页数，到达自己需要的页面。

2．Technology Map Viewer：

与RTL Viewer不同，Quartus II Technology Map Viewer提供的是设计的底级或基元极专用技术原理表征，它展示的是综合后的电路结构。

2.1打开方法：打开方法：Tools--- Netlist---Technology Map Viewer；

其它操作与RTL viewer基本相同，在此就不再赘述！

Answer 2

quartus 里，先编译一下你刚写的程序，菜单file下的create ....-->create ... （子菜单的第一个），然后在 schematic 原理图下 双击空白处 到左上的project目录下找到你的程序的文件名就行了，拖出来

Answer 3

用Xilinx 的ISE的话，只要synthesize过了的话，就可以view RTL schematic，可以看到框图，点击框图就可以看到电路图了。Altera公司的软件也差不多