Error (10228): Verilog HDL error at top.v(1): module "top" cannot be declared more than once 晕... 晕 展开 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog canno hdl top.v once 搜索资料 6个回答 #热议# 应届生在签三方时要注意什么？ 一滴水322 2012-03-03 知道答主 回答量：2 采纳率：0% 帮助的人：3233 我也去答题访问个人页 关注 展开全部 可能是你出现了一个多的文件比如top_bb.v 只要删除一个就好了 我也遇到这个问题 可以详见华清远见的FPGA应用开发入门那本书 希望对你有用 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 <上一页12 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 其他类似问题 2020-09-07 Error (10228): Verilog HDL err... 11 2012-05-17 用quartus2编写的程序出现错误 Error (1017... 76 2011-08-07 Error (10170): Verilog HDL syn... 65 2011-12-14 Error (10663): Verilog HDL Por... 42 2012-06-02 Error (10170): Verilog HDL syn... 3 2011-11-06 错误(10267):Verilog HDL模块实例化误差to... 3 2015-08-06 用verilogHDL编写程序出现了如下错误： 2013-07-17 verilog编程出现错误 Error (10170): V... 8 更多类似问题 > 为你推荐：
