Error (10228): Verilog HDL error at top.v(1): module "top" cannot be declared more than once
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我是在做仿真的时候遇见过这个问题的。我的原因是在仿真模块里多了`include "adder4bit.v"，把它注释掉就可以了。因为多声明了一次。希望对你有用。
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Endmodule这里错了啊
verilog是严格区分大小写的
所以编译器不认识Endmodule
只需要改成endmodule就OK了啊～
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应该是 kmzlpwgn5说的
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你编译到库里有多个叫top的module
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貌似 叫top 的module 被命名了不知一次
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