verilog 设计中，顶层模块可以调用子模块内部定义的信号吗？
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如果你是做综合的话，就用input,output引出来；
如果你是做仿真，是可以直接调用，用实例名，一级一级连起来，就像文件夹的路径一样。
如:u_top.u_sub_mod.sub_reg。
但用这种方法要注意multi-dirver。
如果你是做仿真，是可以直接调用，用实例名，一级一级连起来，就像文件夹的路径一样。
如:u_top.u_sub_mod.sub_reg。
但用这种方法要注意multi-dirver。
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在两个不同模块内部的输入输出信号是可以的，只要在顶层的连线名称区分开即可。
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必须的不可以！
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不能
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没有的话 自己加上 output 不就可以了
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