Question

请问verilog中：always @(posedge clk or negedge rst_n)和always @(posedge clk, negedge rst_n)有何区别

如题！

Answer 1

没有任何区别！
一种意思的两种表示方法。

Answer 2

很负责的告诉你，两个语句意思完全相同，无任何区别。

Answer 3

在Verilog中，这两条语句是可以互换的，基本没什么区别。