Question

怎么用verilog语言初始生成一个66mhz波形？

正在写测试代码。书上例子都是周期是整数的，66mhz波形周期不是整数怎么做？

Answer 1

这段代码是不可综合的 不过一般讲verilog的书上的例题什么的都是不可综合的 估计你也是需要一个不可综合的来仿真练语法 嘿嘿
生成的66MHZ的时钟周期大概是15.2ns
'timescale 50ps/1ps

....................

reg clk_10ghz;
reg clk_66mhz;
reg [6:0] counter;

initial begin
clk_10ghz = 0;
clk_66mhz = 0;
end

always #1 clk_10ghz <= ~clk_10ghz;

always@(posedge clk_10ghz or negedge rst)begin
if(~rst)
counter <= 0;
else if(counter == 6'd76) begin
counter <= 0;
clk_66mhz <= ~clk_66mhz;
end else
counter <= counter + 1;
end

Answer 2

使用DCM模块 也就是数字时钟控制模块 xilinx芯片内部自带的

Answer 3

clk的精确度达到ns 我觉得没问题的

66mhz？是66khz吧