Question

采用 Verilog HDL 语言设计带异步清0、异步置1 端的边沿触发型T 触发器。求代码

Answer 1

首先，你可以利用QUARTUS里面，tools菜单里的mega wizard功能来产生系统自带的各类触发器，应该是各种类型的触发器都有。下面简单编写verilog代码，假设是1位T触发器。
module T(rst1,rst0,clk,in,out)
input rst,rst0,clk,in;
output out;
reg out;
always @(posedge clk or negedge rst1 or negedge rst0)
begin
if(rst1)
out<=1;
else if(rst0)
out<=0;
else
begin
if(in)
out<=in;
else
out<=out;
end
end
endmodule
你调试一下，欢迎追问~

追问

out<=1;是什么意思

追答

置1啊……

Answer 2

你好，我是牛建伟老师，艾明晶老师说的对，作业请独立完成。

Answer 3

你好，我是独立，此题尚未完成。。。

Answer 4

你好，我是毛，我和尚未没有任何关系

Answer 5

我是尚未，跟我有毛关系？