Verilog中含inout变量编译后分配引脚时出现一个程序中并没有的管脚分配变量是怎么回事？求指教谢谢
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是不是你在HDL定义了管脚而在PIN PLANNER或者USER CONSTRAINT中间未分配呀？
追问
不是的，我是定义了inout sda；结果pin planner里有sda，但是多出来一个sd，不知道为什么感觉和这个inout sda；有关
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