在verilog语言设计中总是遇到各种warning或者error,有没有什么书籍或者资料啊!? 我来答 可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog 书籍 语言 设计 资料 搜索资料 1个回答 #热议# 普通体检能查出癌症吗? mammoth1 2012-03-13 知道答主 回答量:20 采纳率:0% 帮助的人:19.3万 我也去答题访问个人页 关注 展开全部 quartus的话,报告里选中错误按F1可以看帮助,里面有官方解释和推荐的解决方法。 本回答由提问者推荐 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 其他类似问题 2018-07-12 verilog 语句出现错误 1 2009-02-15 用verilog语言下总是出现这个问题…… 4 2017-11-24 用VHDL编程时总是出现这样的错误 8 2014-09-24 verilog编译出现如下warning 2008-04-23 vhdl问题 1 2013-05-24 利用VHDL设计,顶层文件为.bdf图形文件,调用modelsim输出无结果,出现warning,为什么? 8 2018-04-10 Verilog HDL语言在Q2上编译的一个错误,有没有高手帮忙解决下!! 3 2012-05-09 VHDL 问题 求帮助 更多类似问题 > 为你推荐: